“空间缩微走到尽头后，时间开始折叠。”

5月25日，华为公司董事、半导体业务部总裁何庭波在一场公开研讨会上提出以“时间（τ）缩微”替代“几何缩微”，作为半导体与电子系统演进的新指导原则。

她表示，在过去六年的探索实践中，华为公司设计并量产了381款遵循韬（τ）定律的芯片。即将于2026年秋季面世的麒麟芯片，更进一步采用了基于韬（τ）定律的逻辑折叠技术，性能有望大幅提升。华为公司预计，到2031年，基于韬（τ）定律的高端芯片晶体管密度有望达到1.4纳米制程的同等水平。

回望半导体产业发展，1965年英特尔创始人戈登·摩尔总结出行业发展趋势，也就是后来广为人知的摩尔定律。这条定律指出，集成电路上的晶体管数量约每18~24个月翻一倍。芯片性能同步提升，单位制造成本持续下降。在长达半个多世纪里，摩尔定律始终指引着全球半导体产业前行。

但随着大模型、人工智能技术发展，市场对芯片算力需求呈指数级增长。传统路线却已然触及瓶颈：晶体管尺寸不断逼近物理极限，继续缩小器件体积不仅工艺难度陡增，研发与制造成本也更水涨船高，而且对芯片制程工艺要求也越来越高。

长期以来，行业提升性能的思路是“不断把晶体管做得更小”，从90nm到28nm到核心7nm再到更小的3nm、2nm，器件体积越小、内部走线越密、信号传输距离也就越短。

但是这种依靠“压缩空间、提升密度”换取性能的模式，本质是空间层面的内卷，如今接连撞上三面难以逾越的“墙”。

首先是物理墙，当晶体管缩小到只有几十个甚至几个原子的宽度，量子隧穿效应会不受控制地“穿墙漏电”，功耗飙升、发热剧增，导致逻辑出错，可靠性下降。

其次是经济墙，3nm晶圆厂建设需要200亿美元，只有极少数玩家玩得起。

最后是地缘墙，支持先进制程的EUV光刻机被海外少数企业垄断。为了避免前几年“缺芯少魂”的困境再度上演，亦为了从根源上解决“卡脖子”问题，中国半导体行业必须自主创新研发道路上走出新方向。

在此背景下，华为韬（τ）定律应运而生，其核心思路便是用时间缩微替代几何缩微，依托逻辑折叠等原创技术，持续压缩信号传输时延，在不依赖极致缩小器件尺寸的前提下，提升等效晶体管密度，推动芯片与电子系统持续迭代升级。

通俗易懂地比喻就是，摩尔定律如同空间折叠，房子越盖越小、楼越盖越密，路越来越窄，靠“挤”提升效率。而韬（τ）定律的时间折叠，无需改动建筑本身，而是重新设计交通系统，拉直主干道、减少绕路、修高架、快车道、优化信号灯、减少等待等方式，让代表信号的“车流”跑得更快、延迟更低、效率更高。

需要明确的是，韬（τ）定律并非简单的芯片堆叠，而是对晶体管、电路架构等底层硬件进行系统性重构。

科幻作品《北京折叠》中，将城市分割为相互隔绝的三层空间，不同人群割裂生存、互不互通，本质是物理空间有限之下，资源被迫内卷、空间被迫分层。这也恰是传统几何缩微路线的写照。

而华为韬（τ）定律提出的时间折叠，彻底跳出了空间挤压的固有误区，不再争抢有限的芯片物理空间，转而对信号传输时间进行压缩、复用与统筹优化，在同样的空间里，把“时间利用效率”做到极致。

这一定律的提出，有着里程碑式的意义。从比拼纳米尺寸的“空间竞赛”，转向比拼时延与效率的“时间竞赛”。依托这条全新自研路径，我国半导体产业或将跳出海外既定的技术规则，真正走出一条不受掣肘、自主可控的创新突围之路。